SK하이닉스 ‘3D D램’의 비밀 [강해령의 하이엔드 테크]

SK하이닉스의 3D D램 셀 어레이. 이 D램이 기존 메모리와 어떤 점이 다른지 낱낱이 살피겠습니다. 사진출처=SK하이닉스 VLSI 2024 논문

정보기술(IT) 시장에 관심 많으신 독자 여러분, 안녕하세요. 오늘은 SK하이닉스(000660)가 얼마전 미국 하와이에서 개최됐던 ‘VLSI 2023’ 학회에서 발표한 3D D램에 관한 논문을 심층 분석해보려고 합니다. SK하이닉스가 이 논문에서 밝힌 3D D램 구조와 전기적 특성, 향후 목표까지 낱낱이 파헤쳐보려고 하는데요. 우선 3D D램의 구조부터 살펴보겠습니다.

◇2D와 3D는 어떻게 다른가?=현재 범용으로 생산되는 2D D램과 SK하이닉스가 개발 중인 3D D램의 차이를 간략히 짚어보겠습니다. 우선 두 D램은 기억 소자(1개 트랜지스터+1개 커패시터)의 모양이 다릅니다. 기존에는 평평한 실리콘 웨이퍼 위에 전하 알갱이의 움직임을 제어하는 트랜지스터를 배치하고, 또 트랜지스터를 통과한 알갱이들이 저장되는 커패시터가 굴뚝처럼 우뚝 솟게 만들었죠.

기존 2D D램과 3D D램의 차이. 사진출처=어플라이드 머티어리얼즈

3D D램은 다릅니다. 트랜지스터와 커패시터를 눕혔습니다. 평면에 있던 기억 소자들을 눕혀서, 마치 아파트처럼 수직으로 쭉 쌓는 거죠. 이렇게 하면 극자외선(EUV) 노광 장비같은 대당 2000억원 이상의 고가의 초미세회로 설비를 활용하지 않아도 됩니다. 한계에 도달한 ‘무어의 법칙’에서 그나마 자유로워질 수 있는 길이 열린다는 거죠. 또 기억 셀 사이 공간이 여유로워 간섭 현상도 덜하다는 장점이 있습니다.

현존하는 2D D램의 최대 용량은 32Gb. 즉 320억개의 소자가 한 개 칩의 평면 속에 욱여넣어져 있는데요. 3D D램이 상용화된다면 40층으로 셀을 쌓는다고 가정했을 때 아주 넉넉하게 해도 48Gb(480억 개 비트) 정도를 확보할 수 있다는 계산이 나온다고 하죠. 되기만 하면 혁신입니다.

◇SK하이닉스 3D D램의 테스트 수율, 56.1%= “그래. 컨셉 자체는 되게 좋은데. 그럼 꼿꼿하게 서있는 커패시터를 어떻게 눕혀서 쌓을 거야? 무너지진 않을까? 트랜지스터에서 대문 역할을 하는 ‘게이트’에 전압을 거는 워드라인은 어디에, 비트(0또는 1) 저장에 관여하는 비트라인은 어떻게 놓을 거야? 그리고 결정적으로 이게 동작은 해?”

SK하이닉스는 이런 호기심을 가지셨던 독자 분들께 답하기 위해 이번 논문을 낸 것 같습니다. 찬찬히 보시겠습니다.

먼저 SK하이닉스가 개발한 3D D램 구조를 한번 살펴볼까요? 우선 기존 메모리에서는 비트라인과 워드라인을 모두 수평으로 놓았죠. 하지만 3D D램에서는 비트라인을 수직 기둥으로, 워드라인을 기다랗게 수평으로 놓는 방법을 택합니다. SK하이닉스는 워드라인을 수직으로 둬 보기도 하는 등 여러 구조로 변경해가면서 실험을 해봤다고 하는데요. 이렇게 비트라인을 수직으로 놓을 때 메모리에 저장된 0 또는 1을 정확하게 판별하는 ‘센싱 마진(margin)’이 더 좋다는 결론을 내렸다고 합니다.

3D D램 소자 적층 구조. 자료출처=SK하이닉스 VLSI 2024 자료.

워드라인과 연결된 트랜지스터의 대문 역할을 하는 ‘게이트’의 구조도 특이합니다. 게이트올어라운드(GAA), 그러니까 전하 알갱이들이 지나가는 통로인 채널을 감싸고 있는 구조를 약간 변형한 한 더블 게이트. 그러니까 햄버거 패티를 감싸고 있는 빵처럼 두 개의 게이트가 채널을 감싸고 있는 것이 특이합니다.

전하를 저장하는 커패시터 모양도 다릅니다. 현존 D램의 커패시터는 아주 가늘고 긴 굴뚝 모양이죠. 되도록이면 많은 전하를 저장하기 위해서 이렇게 만든 건데요. 반면에 SK하이닉스의 3D D램 커패시터는 길이가 짧고 뭉툭합니다. 그 이유는 커패시터의 면적이 기존 D램보다 작아도 되어서인데요. 3D D램은 특성상 비트라인 한개 당 관리해야 하는 셀 수가 기존 D램 대비 10분의 1이나 적다는 특성이 있다고 합니다. 그러면 비트라인은 100명 책임지던 걸 딱 10명만 관리하면 되니까 부담을 확실히 덜게 되겠죠? 각 커패시터에 저장된 전하 수가 줄더라도 여유롭게 정보 판별을 더 잘할 수 있게 된다고 합니다.

또 D램 셀을 구동하는 주변(peri.) 회로는 D램 소자들 아래 배치됩니다. 이 컨셉 뭔가 많이 들어보셨죠. 맞습니다. 3D 낸드플래시의 페리언더셀(PUC) 또는 셀 온 페리(COP) 기술과 유사합니다. 낸드 소자들 바로 아래에 주변회로가 위치시키는 것인데요. 똑같은 원리입니다. 실제 세상에서 아파트 야외 주차장을 지하주차장으로 옮긴 것과 비슷한 건데요. 한 개 웨이퍼에 더 많은 칩을 생산할 수 있고, 셀과 주변회로의 거리가 더 가까워져서 신호 전달이 빨라진다는 측면에서 ‘일타쌍피’죠.

독특한 점은 셀이 만들어지는 웨이퍼와 주변회로가 별개로 제작돼서 하이브리드 본딩이라는 패키징 기술로 결합합니다. 지금까지 D램에서는 없던 시도죠. 중국 낸드 회사 YMTC의 엑스태킹(Xtacking)이라는 낸드 결합 기술과도 유사합니다. 다만 하이브리드 본딩 연결을 위한 셀과 구동회로의 배선을 만드는 것도 HBM에서 쓰인 실리콘관통전극(TSV)과 버금가는 아주 정교한 기술이 필요하다고 합니다. 범프를 활용하는 일반적인 칩 패키징보다 더 어려운 영역입니다.

3D D램 테스트 웨이퍼 수율과 의미. 자료출처=SK하이닉스

자, 그래서 이런 복잡다단한 구조로 3D D램을 만들어 테스트해봤더니 SK하이닉스가 확인한 수율은 56.1%였습니다. 1000개 중에서 561개가 D램의 기본적인 ‘읽고 쓰는’ 기능을 제대로 수행했다는 거죠. 범용 D램의 경우 최종 연구개발 이후 양산에 들어가기 위해 필요한 수율은 60~70% 정도로 알려져 있습니다.

물론 이 테스트 웨이퍼는 양산까지 정말 많은 개발 과정과 시간을 필요로 합니다. 상용화 가능 단수는 약 40단으로 언급이 되는데, 딱 5단으로만 쌓아서 만든 결과물이기 때문이죠. 그래도 업계에서 “이게 진짜 될까? 상용화가 될까?” 하던 반신반의하던 와중에 실제로 이 소자가 동작을 한다는 것을, 그것도 두 개 웨이퍼를 결합한 뒤에도 절반의 칩이나 살아남아서 제대로 움직인단 걸 보여준 건 정말 유의미하죠. 3D D램이 차세대 칩으로 급부상했다는 걸 증명하는 혁신적인 슬라이드입니다. 또 웨이퍼를 보시면 검은색으로 표시된 죽어버린 칩은 주로 가쪽에 위치했습니다. 수율이 높은 공간에서 전기적 특성은 어느정도 확인이 됐으니, 공정만 제대로 끌어올리면 불량품이 더 줄어들 수 있다는 가능성을 보여준 것이기도 합니다.

3D D램 소자와 주변회로 결합 지점과 각 배선의 일정한 저항 분포. 사진출처=SK하이닉스 VLSI 2024 논문

최첨단 패키징 방식인 하이브리드 본딩도 컨디션이 아주 좋습니다. 그래프를 보시면 하이브리드 본딩으로 결합한 배선들의 저항값을 나타낸 점이 어느하나 오른쪽, 왼쪽으로 튀는 것 없이 아주 고르게 일직선으로 분포된 것이 보이죠. 제가 취재하기로는 SK하이닉스의 라이벌인 마이크론 테크놀로지도 3D D램을 연구하면서 SK하이닉스와 비슷한 하이브리드 본딩 실험을 하고 있는데요. 전기적 특성을 확보하기 쉽지 않아서 애를 먹고 있다는 이야기가 들리기도 합니다.

그 외 특성들도 아주 좋습니다. 트랜지스터의 스위치를 켜고 끌 때 누설전류를 알 수 있는 S·S(subthreshold Swing)의 기울기를 볼까요. 0V~문턱전압 사이를 보시면(위의 왼쪽 그래프), 기존 2D D램보다 훨씬 가파르죠. 스위치가 켜질때 칼같이 필요한 전력만 딱 쓰면서 셀 당 누설 전류가 더 줄어들 수 있다는 긍정적인 결과값도 얻었습니다.

또 이번 논문에서는 GAA 소자, 듀얼 게이트의 큰 단점도 언급했는데요. 3D D램은 게이트가 채널을 둘러싸는 구조이다 보니, 트랜지스터에서 채널에 갇힌 불필요한 정공(+)을 제거해내지 못합니다. 그러면 커패시터에 잘 저장돼 있어야 할 전자(-)를 불필요하게 끌어당기고 빨아들입니다. 그게 논문에서도 언급된 ‘플로팅 바디 효과(Floating Body Effect)입니다. 둥둥 떠있는(floating) 채널의 특성 때문에 치명적인 누설 전류와 데이터 오류가 생기는 거죠.

물론 커패시터에서 빠져나간 전자를 다시 채우는 ‘리프레시’라는 방법도 있습니다. 문제는 리프레시의 단점도 간과할 수 없다는 거죠. 문제가 생긴 소자에 리프레시를 하다보면 그 소자를 관리하던 워드라인이 멈춥니다. 워드라인에 걸려있는 나머지 셀들까지 작업이 일시적으로 멈추면서 시간 공백이 발생하는 상황이 발생하죠.

SK하이닉스가 GIDL 감소로 플로팅바디 효과 문제를 해결했음을 설명하는 장표. 자료출처=SK하이닉스 VLSI 2024 자료

이 플로팅바디 효과 문제를 최소화하기 위해 SK하이닉스는 기존 D램에서도 발생했던 또다른 누설전류 문제인 GIDL(Gate Induced Drain Leakage), 이른바 ‘기들’ 문제를 획기적으로 줄이는 작업을 진행했습니다. GIDL을 어떻게 감소시키는지는 아주 소상히는 공개하지 않았지만 말이죠. 어쨌든 GIDL, 플로팅바디 효과 등 두 개의 금쪽이들 중에 적어도 한 녀석은 확실하게 단속하면서 범용 D램과 비슷한 수준에 근접하게 도달했고, 리프레시 작업 전까지 데이터 보존(retention)을 하는 시간 또한 상당히 늘어났다는 결과물을 공개됐습니다.

◇SK하이닉스는 3D D램을 몇단까지 만들 계획일까=그럼 이제 SK하이닉스는 무엇을 목표로 하고 있을까. 논문 막바지에는 단수에 대한 설명을 넣어놓았는데요. 회사는 위 그래프처럼 현재의 5단에서 앞으로 32단→64단→96단→128단→160단→192단까지 갈 수 있다는 가능성을 보여줬습니다.

3D 낸드의 단수 쌓기와 아주 비슷한 전개죠. 또 재밌는 것은 넷 다이, 즉 같은 단수라도 공정에 따라 데이터 저장 공간 수가 더 늘어날 수 있다고도 언급했습니다. 이것도 낸드의 발전 흐름과 비슷한데요. 예컨대 최근 낸드 업계에서는 단위 면적 당 채널홀을 9개 뚫는 9-홀(hole)에서 14개의 구멍인 14-홀(hole)까지 좁고 세밀하게 뚫어서 비트 수를 늘리는 흐름과 유사합니다. 뭔가 신박한 방법을 계속 개발해서 32단 3D D램이라도 더 업그레이드한 용량을 구현하겠다는 포부죠.

3D 낸드에서 9홀과 14홀의 차이. 사진제공=삼성전자

특히 3D D램에서 이런 것들을 해내려면 원자층증착(ALD) 같은 최첨단 공정이 필요한데, 이 분야에서의 ALD 장비 공급사로는 어플라이드 머티어리얼즈·유진테크(084370) 등이 언급되고 있습니다.

3D D램이 상용화되는 순간과 최초 양산의 주인공이 SK하이닉스일지, 삼성전자, 마이크론일지. 혹은 완전히 새로운 게임체인저가 나타나 업계를 뒤집을 것인지. 수년 뒤 3D D램 시장을 상상하면 가슴이 적잖이 웅장해집니다. SK하이닉스가 HBM으로 세상을 깜짝 놀라게 한 것처럼 차세대 메모리인 3D D램에서도 기술 강자로 거듭날 수 있을지가 주목됩니다. 오늘은 여기까지입니다. 즐거운 주말 보내세요.

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